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Type: Dissertação
Title: Implementação embarcada em FPGA de métodos visando a reconstrução online de energia no calorímetro hadrônico do experimento ATLAS
Author: Aguiar, Melissa Santos
First Advisor: Andrade Filho, Luciano Manhães de
Referee Member: Cerqueira, Augusto Santiago
Referee Member: Ferraz, Victor Araujo
Referee Member: Nóbrega, Rafael Antunes
Resumo: Os laboratórios de pesquisa em Física Experimental de Altas Energias vêm colaborando com avanços significativos na ciência e tecnologia. Neles, são construídos modernos aparatos para a detecção e estudo de partículas, onde ocorrem interações entre partículas subatômicas com altas energias, tendo como principal objetivo o estudo de diversas características das partículas elementares. O LHC, que é atualmente o maior acelerador de partículas do mundo, está passando por um processo gradual de atualização, em que a luminosidade das colisões está sendo aumentada, objetivando o aumento na probabilidade de ocorrerem eventos cada vez mais raros. Isto está impactando diretamente nos sistemas de instrumentação dos detectores, em especial no Calorímetro Hadrônico do Experimento ATLAS, onde o aumento na ocorrência de colisões adjacentes ocasiona o efeito de empilhamento nos sinais (pile-up). Devido ao fato de o algoritmo atualmente em uso na reconstrução dos sinais neste calorímetro advir de um método que não considera o empilhamento de sinais em sua formulação, diversas alternativas para realizar a estimação de energia estão sendo propostas, como os métodos iterativos de deconvolução de sinais baseados em Representação Esparsa de Dados e também métodos não lineares baseados em Redes Neurais Artificiais. Tais metodologias apresentam custo computacional alto, de modo que o principal desafio atualmente é o desenvolvimento de algoritmos capazes de operar de forma online. Neste contexto, o presente trabalho descreve a implementação de algoritmos em processadores dedicados, em FPGA, com uma arquitetura multicore, visando realizar a reconstrução online de energia em Calorímetros de Altas Energias, tendo como foco o Calorímetro Hadrônico do Experimento ATLAS, em cenários de empilhamento de sinais. Os resultados mostram a possibilidade da operação de tais processadores no primeiro nível de trigger do ATLAS, respeitando a taxa de colisões do LHC de 40 MHz, e com consumo de recursos lógicos dentro dos limites para implementação em FPGAs modernas.
Abstract: Research laboratories in Experimental High Energy Physics have been collaborating on significant advances in science and technology. Within these laboratories, modern apparatuses are constructed for the detection and study of particles, where interactions occur between subatomic particles with high energies. The primary objective is to investigate various characteristics of elementary particles. The Large Hadron Collider (LHC), currently the world’s largest particle accelerator, is undergoing a gradual upgrade to increase the luminosity of the collisions, aiming to increase the probability of rarer events occurring. This directly impacts the instrumentation systems of detectors, particularly the Hadronic Calorimeter of the ATLAS Experiment, where the increased occurrence of adjacent collisions leads to the phenomenon of pile-up. Due to the current algorithm used in signal reconstruction in this calorimeter not considering the pile-up in its formulation, various alternatives for energy estimation are being proposed. These include iterative methods of signal deconvolution based on Sparse Data Representation and non-linear methods based on Artificial Neural Networks. These methodologies have a high computational cost, and the primary challenge is currently the development of algorithms capable of operating online. In this context, this work describes the implementation of algorithms on dedicated processors in FPGA with a multicore architecture, aiming to perform online energy reconstruction in High Energy Calorimeters, focusing on the Hadronic Calorimeter of the ATLAS Experiment in pile-up scenarios. The results demonstrate the possibility of operating such processors at the ATLAS first-level trigger, respecting the LHC collision rate of 40 MHz, and with logical resource consumption within the limits for implementation in modern FPGAs.
Keywords: Processamento embarcado
Deconvolução de sinais
Redes neurais
Embedded processing
Signal deconvolution
Neural networks
CNPq: CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA
Language: por
Country: Brasil
Publisher: Universidade Federal de Juiz de Fora (UFJF)
Institution Initials: UFJF
Department: Faculdade de Engenharia
Program: Programa de Pós-graduação em Engenharia Elétrica
Access Type: Acesso Aberto
Creative Commons License: http://creativecommons.org/licenses/by/3.0/br/
URI: https://repositorio.ufjf.br/jspui/handle/ufjf/16314
Issue Date: 29-Sep-2023
Appears in Collections:Doutorado em Engenharia Elétrica (Teses)



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